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#美股 #ASML
有聽眾反應希望將 Podcast 內容整理成文字版，下面這篇是 7/26 上線的 Podcast 38 集節目：ASML 最新季報解析的文字版整理：https://statementdog.com/blog/archives/11910
1. ASML 21Q2 在手訂單大幅增加，下半年需求無虞
2. ASML 下半年成長不只來自邏輯 IC 先進製程設備需求，公司預期記憶體設備需求也將大幅成長。
3. 由 ASML 揭露的客戶狀況來看，DRAM 業者新產能於下半年加速釋放，需注意 Q4 DRAM 供需狀況是否轉差。
4. 由於 ASML 的競爭同業：應用材料(AMAT)、科磊(KLAC)的客戶類型與 ASML 雷同，估計下半年成長展望也不錯
5. 與巨頭配合的台股設備零組件/代工族群，例如帆宣(6196)、京鼎(3413)，下半年營收展望雖可受惠客戶成長，唯獨成本上漲是不確定因素，因特別注意這些公司的毛利率是否持續負向。
7 月下旬，美國的半導體設備巨頭科林研發（LRCX）發佈最新財報。科林研發的產品是半導體製程的重要設備，其中又以 NAND Flash （快閃記憶體）貢獻營收的比重最高，因此它的營運表現不僅是了解半導體業發展態勢的指標，對於想了解 NAND Flash 擴產進度的投資人來說，更是代表性十足。
我們這集會聊一下：
• 回顧科林研發第二季的財報
• 從科林研發財測來看下半年邏輯 IC、DRAM、NAND Flash 發展走勢
• 美股各大半導體巨頭的未來展望
• 台灣券商多數看好 NAND Flash下半年表現，但有哪些需要注意的風險？
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摩爾定律放緩 靠啥提升AI晶片運算力？
作者 : 黃燁鋒，EE Times China
2021-07-26
對於電子科技革命的即將終結的說法，一般認為即是指摩爾定律的終結——摩爾定律一旦無法延續，也就意味著資訊技術的整棟大樓建造都將出現停滯，那麼第三次科技革命也就正式結束了。這種聲音似乎是從十多年前就有的，但這波革命始終也沒有結束。AI技術本質上仍然是第三次科技革命的延續……
人工智慧(AI)的技術發展，被很多人形容為第四次科技革命。前三次科技革命，分別是蒸汽、電氣、資訊技術(電子科技)革命。彷彿這“第四次”有很多種說辭，比如有人說第四次科技革命是生物技術革命，還有人說是量子技術革命。但既然AI也是第四次科技革命之一的候選技術，而且作為資訊技術的組成部分，卻又獨立於資訊技術，即表示它有獨到之處。
電子科技革命的即將終結，一般認為即是指摩爾定律的終結——摩爾定律一旦無法延續，也就意味著資訊技術的整棟大樓建造都將出現停滯，那麼第三次科技革命也就正式結束了。這種聲音似乎是從十多年前就有，但這波革命始終也沒有結束。
AI技術本質上仍然是第三次科技革命的延續，它的發展也依託於幾十年來半導體科技的進步。這些年出現了不少專門的AI晶片——而且市場參與者相眾多。當某一個類別的技術發展到出現一種專門的處理器為之服務的程度，那麼這個領域自然就不可小覷，就像當年GPU出現專門為圖形運算服務一樣。
所以AI晶片被形容為CPU、GPU之後的第三大類電腦處理器。AI專用處理器的出現，很大程度上也是因為摩爾定律的發展進入緩慢期：電晶體的尺寸縮減速度，已經無法滿足需求，所以就必須有某種專用架構(DSA)出現，以快速提升晶片效率，也才有了專門的AI晶片。
另一方面，摩爾定律的延緩也成為AI晶片發展的桎梏。在摩爾定律和登納德縮放比例定律(Dennard Scaling)發展的前期，電晶體製程進步為晶片帶來了相當大的助益，那是「happy scaling down」的時代——CPU、GPU都是這個時代受益，不過Dennard Scaling早在45nm時期就失效了。
AI晶片作為第三大類處理器，在這波發展中沒有趕上happy scaling down的好時機。與此同時，AI應用對運算力的需求越來越貪婪。今年WAIC晶片論壇圓桌討論環節，燧原科技創始人暨CEO趙立東說：「現在訓練的GPT-3模型有1750億參數，接近人腦神經元數量，我以為這是最大的模型了，要千張Nvidia的GPU卡才能做。談到AI運算力需求、模型大小的問題，說最大模型超過萬億參數，又是10倍。」
英特爾(Intel)研究院副總裁、中國研究院院長宋繼強說：「前兩年用GPU訓練一個大規模的深度學習模型，其碳排放量相當於5台美式車整個生命週期產生的碳排量。」這也說明了AI運算力需求的貪婪，以及提供運算力的AI晶片不夠高效。
不過作為產業的底層驅動力，半導體製造技術仍源源不斷地為AI發展提供推力。本文將討論WAIC晶片論壇上聽到，針對這個問題的一些前瞻性解決方案——有些已經實現，有些則可能有待時代驗證。
XPU、摩爾定律和異質整合
「電腦產業中的貝爾定律，是說能效每提高1,000倍，就會衍生出一種新的運算形態。」中科院院士劉明在論壇上說，「若每瓦功耗只能支撐1KOPS的運算，當時的這種運算形態是超算；到了智慧型手機時代，能效就提高到每瓦1TOPS；未來的智慧終端我們要達到每瓦1POPS。 這對IC提出了非常高的要求，如果依然沿著CMOS這條路去走，當然可以，但會比較艱辛。」
針對性能和效率提升，除了尺寸微縮，半導體產業比較常見的思路是電晶體結構、晶片結構、材料等方面的最佳化，以及處理架構的革新。
(1)AI晶片本身其實就是對處理器架構的革新，從運算架構的層面來看，針對不同的應用方向造不同架構的處理器是常規，更專用的處理器能促成效率和性能的成倍增長，而不需要依賴於電晶體尺寸的微縮。比如GPU、神經網路處理器(NPU，即AI處理器)，乃至更專用的ASIC出現，都是這類思路。
CPU、GPU、NPU、FPGA等不同類型的晶片各司其職，Intel這兩年一直在推行所謂的「XPU」策略就是用不同類型的處理器去做不同的事情，「整合起來各取所需，用組合拳會好過用一種武器去解決所有問題。」宋繼強說。Intel的晶片產品就涵蓋了幾個大類，Core CPU、Xe GPU，以及透過收購獲得的AI晶片Habana等。
另外針對不同類型的晶片，可能還有更具體的最佳化方案。如當代CPU普遍加入AVX512指令，本質上是特別針對深度學習做加強。「專用」的不一定是處理器，也可以是處理器內的某些特定單元，甚至固定功能單元，就好像GPU中加入專用的光線追蹤單元一樣，這是當代處理器普遍都在做的一件事。
(2)從電晶體、晶片結構層面來看，電晶體的尺寸現在仍然在縮減過程中，只不過縮減幅度相比過去變小了——而且為緩解電晶體性能的下降，需要有各種不同的技術來輔助尺寸變小。比如說在22nm節點之後，電晶體變為FinFET結構，在3nm之後，電晶體即將演變為Gate All Around FET結構。最終會演化為互補FET (CFET)，其本質都是電晶體本身充分利用Z軸，來實現微縮性能的提升。
劉明認為，「除了基礎元件的變革，IC現在的發展還是比較多元化，包括新材料的引進、元件結構革新，也包括微影技術。長期賴以微縮的基本手段，現在也在發生巨大的變化，特別是未來3D的異質整合。這些多元技術的協同發展，都為晶片整體性能提升帶來了很好的增益。」
他並指出，「從電晶體級、到晶圓級，再到晶片堆疊、引線接合(lead bonding)，精準度從毫米向奈米演進，互連密度大大提升。」從晶圓/裸晶的層面來看，則是眾所周知的朝more than moore’s law這樣的路線發展，比如把兩片裸晶疊起來。現在很熱門的chiplet技術就是比較典型的並不依賴於傳統電晶體尺寸微縮，來彈性擴展性能的方案。
台積電和Intel這兩年都在大推將不同類型的裸晶，異質整合的技術。2.5D封裝方案典型如台積電的CoWoS，Intel的EMIB，而在3D堆疊上，Intel的Core LakeField晶片就是用3D Foveros方案，將不同的裸晶疊在一起，甚至可以實現兩片運算裸晶的堆疊、互連。
之前的文章也提到過AMD剛發佈的3D V-Cache，將CPU的L3 cache裸晶疊在運算裸晶上方，將處理器的L3 cache大小增大至192MB，對儲存敏感延遲應用的性能提升。相比Intel，台積電這項技術的獨特之處在於裸晶間是以混合接合(hybrid bonding)的方式互連，而不是micro-bump，做到更小的打線間距，以及晶片之間數十倍通訊性能和效率提升。
這些方案也不直接依賴傳統的電晶體微縮方案。這裡實際上還有一個方面，即新材料的導入專家們沒有在論壇上多說，本文也略過不談。
1,000倍的性能提升
劉明談到，當電晶體微縮的空間沒有那麼大的時候，產業界傾向於採用新的策略來評價技術——「PPACt」——即Powe r(功耗)、Performance (性能)、Cost/Area-Time (成本/面積-時間)。t指的具體是time-to-market，理論上應該也屬於成本的一部分。
電晶體微縮方案失效以後，「多元化的技術變革，依然會讓IC性能得到進一步的提升。」劉明說，「根據預測，這些技術即使不再做尺寸微縮，也會讓IC的晶片性能做到500~1,000倍的提升，到2035年實現Zetta Flops的系統性能水準。且超算的發展還可以一如既往地前進；單裸晶儲存容量變得越來越大，IC依然會為產業發展提供基礎。」
500~1,000倍的預測來自DARPA，感覺有些過於樂觀。因為其中的不少技術存在比較大的邊際遞減效應，而且有更實際的工程問題待解決，比如運算裸晶疊層的散熱問題——即便業界對於這類工程問題的探討也始終在持續。
不過1,000倍的性能提升，的確說明摩爾定律的終結並不能代表第三次科技革命的終結，而且還有相當大的發展空間。尤其本文談的主要是AI晶片，而不是更具通用性的CPU。
矽光、記憶體內運算和神經型態運算
在非傳統發展路線上(以上內容都屬於半導體製造的常規思路)，WAIC晶片論壇上宋繼強和劉明都提到了一些頗具代表性的技術方向(雖然這可能與他們自己的業務方向或研究方向有很大的關係)。這些技術可能尚未大規模推廣，或者仍在商業化的極早期。
(1)近記憶體運算和記憶體內運算：處理器性能和效率如今面臨的瓶頸，很大程度並不在單純的運算階段，而在資料傳輸和儲存方面——這也是共識。所以提升資料的傳輸和存取效率，可能是提升整體系統性能時，一個非常靠譜的思路。
這兩年市場上的處理器產品用「近記憶體運算」(near-memory computing)思路的，應該不在少數。所謂的近記憶體運算，就是讓儲存(如cache、memory)單元更靠近運算單元。CPU的多層cache結構(L1、L2、L3)，以及電腦處理器cache、記憶體、硬碟這種多層儲存結構是常規。而「近記憶體運算」主要在於究竟有多「近」，cache記憶體有利於隱藏當代電腦架構中延遲和頻寬的局限性。
這兩年在近記憶體運算方面比較有代表性的，一是AMD——比如前文提到3D V-cache增大處理器的cache容量，還有其GPU不僅在裸晶內導入了Infinity Cache這種類似L3 cache的結構，也更早應用了HBM2記憶體方案。這些實踐都表明，儲存方面的革新的確能帶來性能的提升。
另外一個例子則是Graphcore的IPU處理器：IPU的特點之一是在裸晶內堆了相當多的cache資源，cache容量遠大於一般的GPU和AI晶片——也就避免了頻繁的訪問外部儲存資源的操作，極大提升頻寬、降低延遲和功耗。
近記憶體運算的本質仍然是馮紐曼架構(Von Neumann architecture)的延續。「在做處理的過程中，多層級的儲存結構，資料的搬運不僅僅在處理和儲存之間，還在不同的儲存層級之間。這樣頻繁的資料搬運帶來了頻寬延遲、功耗的問題。也就有了我們經常說的運算體系內的儲存牆的問題。」劉明說。
構建非馮(non-von Neumann)架構，把傳統的、以運算為中心的馮氏架構，變換一種新的運算範式。把部分運算力下推到儲存。這便是記憶體內運算(in-memory computing)的概念。
記憶體內運算的就現在看來還是比較新，也有稱其為「存算一體」。通常理解為在記憶體中嵌入演算法，儲存單元本身就有運算能力，理論上消除資料存取的延遲和功耗。記憶體內運算這個概念似乎這在資料爆炸時代格外醒目，畢竟可極大減少海量資料的移動操作。
其實記憶體內運算的概念都還沒有非常明確的定義。現階段它可能的內涵至少涉及到在儲記憶體內部，部分執行資料處理工作；主要應用於神經網路(因為非常契合神經網路的工作方式)，以及這類晶片具體的工作方法上，可能更傾向於神經型態運算(neuromorphic computing)。
對於AI晶片而言，記憶體內運算的確是很好的思路。一般的GPU和AI晶片執行AI負載時，有比較頻繁的資料存取操作，這對性能和功耗都有影響。不過記憶體內運算的具體實施方案，在市場上也是五花八門，早期比較具有代表性的Mythic導入了一種矩陣乘的儲存架構，用40nm嵌入式NOR，在儲記憶體內部執行運算，不過替換掉了數位週邊電路，改用類比的方式。在陣列內部進行模擬運算。這家公司之前得到過美國國防部的資金支援。
劉明列舉了近記憶體運算和記憶體內運算兩種方案的例子。其中，近記憶體運算的這個方案應該和AMD的3D V-cache比較類似，把儲存裸晶和運算裸晶疊起來。
劉明指出，「這是我們最近的一個工作，採用hybrid bonding的技術，與矽通孔(TSV)做比較，hybrid bonding功耗是0.8pJ/bit，而TSV是4pJ/bit。延遲方面，hybrid bonding只有0.5ns，而TSV方案是3ns。」台積電在3D堆疊方面的領先優勢其實也體現在hybrid bonding混合鍵合上，前文也提到了它具備更高的互連密度和效率。
另外這套方案還將DRAM刷新頻率提高了一倍，從64ms提高至128ms，以降低功耗。「應對刷新率變慢出現拖尾bit，我們引入RRAM TCAM索引這些tail bits」劉明說。
記憶體內運算方面，「傳統運算是用布林邏輯，一個4位元的乘法需要用到幾百個電晶體，這個過程中需要進行資料來回的移動。記憶體內運算是利用單一元件的歐姆定律來完成一次乘法，然後利用基爾霍夫定律完成列的累加。」劉明表示，「這對於今天深度學習的矩陣乘非常有利。它是原位的運算和儲存，沒有資料搬運。」這是記憶體內運算的常規思路。
「無論是基於SRAM，還是基於新型記憶體，相比近記憶體運算都有明顯優勢，」劉明認為。下圖是記憶體內運算和近記憶體運算，精準度、能效等方面的對比，記憶體內運算架構對於低精準度運算有價值。
下圖則總結了業內主要的一些記憶體內運算研究，在精確度和能效方面的對應關係。劉明表示，「需要高精確度、高運算力的情況下，近記憶體運算目前還是有優勢。不過記憶體內運算是更新的技術，這幾年的進步也非常快。」
去年阿里達摩院發佈2020年十大科技趨勢中，有一個就是存算一體突破AI算力瓶頸。不過記憶體內運算面臨的商用挑戰也一點都不小。記憶體內運算的通常思路都是類比電路的運算方式，這對記憶體、運算單元設計都需要做工程上的考量。與此同時這樣的晶片究竟由誰來造也是個問題：是記憶體廠商，還是數文書處理器廠商？(三星推過記憶體內運算晶片，三星、Intel垂直整合型企業似乎很適合做記憶體內運算…)
(2)神經型態運算：神經型態運算和記憶體內運算一樣，也是新興技術的熱門話題，這項技術有時也叫作compute in memory，可以認為它是記憶體內運算的某種發展方向。神經型態和一般神經網路AI晶片的差異是，這種結構更偏「類人腦」。
進行神經型態研究的企業現在也逐漸變得多起來，劉明也提到了AI晶片「最終的理想是在結構層次模仿腦，元件層次逼近腦，功能層次超越人腦」的「類腦運算」。Intel是比較早關注神經型態運算研究的企業之一。
傳說中的Intel Loihi就是比較典型存算一體的架構，「這片裸晶裡面包含128個小核心，每個核心用於模擬1,024個神經元的運算結構。」宋繼強說，「這樣一塊晶片大概可以類比13萬個神經元。我們做到的是把768個晶片再連起來，構成接近1億神經元的系統，讓學術界的夥伴去試用。」
「它和深度學習加速器相比，沒有任何浮點運算——就像人腦裡面沒有乘加器。所以其學習和訓練方法是採用一種名為spike neutral network的路線，功耗很低，也可以訓練出做視覺辨識、語言辨識和其他種類的模型。」宋繼強認為，不採用同步時脈，「刺激的時候就是一個非同步電動勢，只有工作部分耗電，功耗是現在深度學習加速晶片的千分之一。」
「而且未來我們可以對不同區域做劃分，比如這兒是視覺區、那兒是語言區、那兒是觸覺區，同時進行多模態訓練，互相之間產生關聯。這是現在的深度學習模型無法比擬的。」宋繼強說。這種神經型態運算晶片，似乎也是Intel在XPU方向上探索不同架構運算的方向之一。
(2)微型化矽光：這個技術方向可能在層級上更偏高了一些，不再晶片架構層級，不過仍然值得一提。去年Intel在Labs Day上特別談到了自己在矽光(Silicon Photonics)的一些技術進展。其實矽光技術在連接資料中心的交換機方面，已有應用了，發出資料時，連接埠處會有個收發器把電訊號轉為光訊號，透過光纖來傳輸資料，另一端光訊號再轉為電訊號。不過傳統的光收發器成本都比較高，內部元件數量大，尺寸也就比較大。
Intel在整合化的矽光(IIIV族monolithic的光學整合化方案)方面應該是商業化走在比較前列的，就是把光和電子相關的組成部分高度整合到晶片上，用IC製造技術。未來的光通訊不只是資料中心機架到機架之間，也可以下沉到板級——就跟現在傳統的電I/O一樣。電互連的主要問題是功耗太大，也就是所謂的I/O功耗牆，這是這類微型化矽光元件存在的重要價值。
這其中存在的技術挑戰還是比較多，如做資料的光訊號調變的調變器調變器，據說Intel的技術使其實現了1,000倍的縮小；還有在接收端需要有個探測器(detector)轉換光訊號，用所謂的全矽微環(micro-ring)結構，實現矽對光的檢測能力；波分複用技術實現頻寬倍增，以及把矽光和CMOS晶片做整合等。
Intel認為，把矽光模組與運算資源整合，就能打破必須帶更多I/O接腳做更大尺寸處理器的這種趨勢。矽光能夠實現的是更低的功耗、更大的頻寬、更小的接腳數量和尺寸。在跨處理器、跨伺服器節點之間的資料互動上，這類技術還是頗具前景，Intel此前說目標是實現每根光纖1Tbps的速率，並且能效在1pJ/bit，最遠距離1km，這在非本地傳輸上是很理想的數字。
還有軟體…
除了AI晶片本身，從整個生態的角度，包括AI感知到運算的整個鏈條上的其他組成部分，都有促成性能和效率提升的餘地。比如這兩年Nvidia從軟體層面，針對AI運算的中間層、庫做了大量最佳化。相同的底層硬體，透過軟體最佳化就能實現幾倍的性能提升。
宋繼強說，「我們發現軟體最佳化與否，在同一個硬體上可以達到百倍的性能差距。」這其中的餘量還是比較大。
在AI開發生態上，雖然Nvidia是最具發言權的；但從戰略角度來看，像Intel這種研發CPU、GPU、FPGA、ASIC，甚至還有神經型態運算處理器的企業而言，不同處理器統一開發生態可能更具前瞻性。Intel有個稱oneAPI的軟體平台，用一套API實現不同硬體性能埠的對接。這類策略對廠商的軟體框架構建能力是非常大的考驗——也極大程度關乎底層晶片的執行效率。
在摩爾定律放緩、電晶體尺寸微縮變慢甚至不縮小的前提下，處理器架構革新、異質整合與2.5D/3D封裝技術依然可以達成1,000倍的性能提升；而一些新的技術方向，包括近記憶體運算、記憶體內運算和微型矽光，能夠在資料訪存、傳輸方面產生新的價值；神經型態運算這種類腦運算方式，是實現AI運算的目標；軟體層面的最佳化，也能夠帶動AI性能的成倍增長。所以即便摩爾定律嚴重放緩，AI晶片的性能、效率提升在上面提到的這麼多方案加持下，終將在未來很長一段時間內持續飛越。這第三(四)次科技革命恐怕還很難停歇。
資料來源：https://www.eettaiwan.com/20210726nt61-ai-computing/?fbclid=IwAR3BaorLm9rL2s1ff6cNkL6Z7dK8Q96XulQPzuMQ_Yky9H_EmLsBpjBOsWg
大盤強弱勢掃描，昨天台股早盤一度來到8,700點之上，但隨即下殺並且翻黑，蘋果法說會後股價表現已相對弱勢的供應鏈，昨天甚至跌幅加劇，指標股除了大立光（3008）與和碩（4938）分別小漲之外，台積電（2330）、鴻海（2317）、F-TPK（3673）、可成（2474）、日月光（2311）等個股全數已下跌作收，成為台股盤面弱勢指標。
昨天不只是蘋概股撐不了大盤，非蘋陣營也無力擔綱大任，宏達電今天將舉行法說會，不過第3季財報仍持續虧損，拖累股價重挫3.3元，拖累相關供應鏈，包括F-TPK重挫9.57%，跌破90元大關，美律、位速、介面、天宇等，跌幅都超過1.5%。
另外，金融股也是昨天盤面重災區，包括元大金、富邦金、合庫金、新光金、國泰金、第一金等，跌幅都超過1.5%，主要是來自外資的賣單調節，昨天外資賣超金額放大到56億元，目標就大多是金融股，包括開發金（2883）、元大金（2885）、兆豐金（2886）、等個股賣超張數都超過1萬張，衝擊股價走勢。
昨日逆勢走強個股，則有受惠於光通訊 雲端 網路相關的概念股，當中光通訊股王 聯亞光(3081)在大盤重挫的情況下逆勢放量大漲，同屬光通訊的光聖(6442)股價也上漲。
另外，觀光類股在市場期待行政院可能推出刺激國內消費方案激勵下，表現相對抗跌， 雄獅(2731)受惠旅展預購開放到明年端午檔期，搶攻明年假連假商機，股價正向反應，漲幅近2%。
在個別股部分，儘管下半年半導體產業環境不佳，力成(6239)第3季營收與獲利卻逆風成長，主要是受惠於記憶體後段製程與覆晶邏輯IC封裝持續搶市，可望讓第4季與明年第1季淡季不淡，維持成長動能。昨天力成股價上漲
隨著TV背光景氣落底、LED照明需求量大增，東貝（2499）預期10月營收將優於9月，第4季營運也會超前第3季，景氣在7～8月之間已經觸底，昨天大漲超過8%。
在外資動態方面，美國Fed宣佈暫不升息、帶動美股四大指數28日同步大漲逾1％，但這股反彈行情並未反應在昨天台股，外資對台股也是擴大賣超，顯現資金行情有退卻現象，在資金行情降溫下，市場將把焦點放在基本面上，今天行政院主計總處預定公布的第三季ＧＤＰ數據表現將格外受到檢視。
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邏輯 設計2022 (4) 多工器，解碼器，ROM。 · CMOS 邏輯 與 記憶體 電路(CMOS Logic Gates and Memory) · CMOS EXOR Gate using Gates as well as Transistors. ... <看更多>
這樣說好了，DRAM或是其他所謂的記憶體製程，所注重的是〔前段製程〕， : : 即重視元件的製作。邏輯IC所注重的是〔後段製程〕，也就是金屬連接線之間 ... ... <看更多>
記憶體製程 邏輯製程 在 Re: [請益] Dram跟logical ICs差別在哪? - 看板Tech_Job 的美食出口停車場
※ 引述《MSE2005 (混吃等老死)》之銘言：
: 今天跟友人聊到這話題, 突然有點腦袋當機的fu,
: 講到Dram, logic IC, 大家都可以馬上反應出是哪些公司在做,
: 哪些是該領域技術領先者,
: 但是仔細想想, 對工程師而言, 不管你是在TSMC或是在美光,
: 一樣式做黃光, 蝕刻, 電鍍.....
: 那兩者差別在哪?
: 我可以這樣說嗎?
: 同樣是木工跟水電, 上面設計師不一樣(dram, logic),
: 所以有些去蓋巨蛋, 有些去蓋高鐵, 有些去蓋豪宅,
: 雖然都是水電木工, 但是後來分化的強項就不一樣
: 還是說, dram比較像是專門生產系統櫃的公司,
: 然後logic比較像是統包監工(室內設計師)要把不同的家具系統櫃最美化
: dram一樣有線寬競爭 (雖然該線寬的定義跟logic不同)
: TSMC一樣有接dram的單....所以表示TSMC要發展dram也不是不可能,
: 那麼, 台灣會輸掉dram的原因是什麼?
原文的推文中，其實多少有提到兩者的差異性。
這樣說好了，DRAM或是其他所謂的記憶體製程，所注重的是〔前段製程〕，
即重視元件的製作。邏輯IC所注重的是〔後段製程〕，也就是金屬連接線之間的處理
例如，使用銅製程或是Low-K的材料減少RC delay，或是使用High-K/Metal-K來減少
電晶體閘極漏電流或是加快切換速度。
台灣的記憶體公司並不會將太多的人力投注於後段部份，畢竟，記憶體產品的重點是在
記憶元件(或是稱為記憶細胞(cell)，如同大家所熟知DRAM的1T+1C的架構。公司會研究
你要用溝渠式(trench)或是堆疊式(stack)去長出好的電容，畢竟，這是DRAM cell的
精華所在，如果連cell都長不好，遑論其他的部份。至於DRAM cell以外的周邊電路
只要可以正常操作就已足夠，因為公司也沒太多錢讓你去燒...。
這些製程考量的差義，自然而然就會反應在電路設計上。
(一個使用全新的製程所設計的記憶體產品從design start到Tapeout可能需要8~12個月，
相對而言，邏輯產品可能就短的多了)
再者，你也提到一個差異點，好比我們稱這是XX奈米的製程，這些數字:
對邏輯產品而言，指的是電路佈局上的閘極寬度(gate length)
對DRAM產品而言，指的是二分之一的pitch (spacing + width)
對Flash產品而言，指的是相鄰兩個浮動閘極(floating gate)的距離
這些都是不同的意義。(搞不好，有些人都分不清上述的區別！)
另外，台積當然可以搞個DRAM製程。別說是DRAM, Flash/PCM/ReRAM也都沒問題，畢竟
這些記憶體產品都是相容於CMOS製程，差在於多幾層光罩而已。(當然啦，多這幾層光罩
就能搞得你不要不要的~~)
只是，這要花多少錢？畢竟公司是以賺錢為目的，記憶體市場的代工利潤是不是夠好？
產能利用率高不高？市場在哪邊?....等等許多因素要考慮。韓國，如三星，幾乎是
傾盡國力去support這家公司，光是研發費用可能就遠遠超過台灣所有DRAM廠的某N季
的總營收...
台灣DRAM廠多半只能尋求歐美日的結盟，簽簽技轉，空個產能出來...畢竟現在
要趕上世代的落差已是不可能的事...。
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在臺灣，何謂R&D工程師?
1.Reverse and Decap :IC反向工程，去膠，打開封裝，拍照，複製電路佈局。
2.Resign and Die :沒死的就操到辭職，沒辭職的就操到死。
3.Rework and Debug :計畫永遠跟不上變化，變化永遠跟不上老闆的一句話！
4.Relax and Delay :太過於輕鬆(Relax)，那麼就要有schedule delay的準備！
但是外派到大陸的臺灣郎，晚上是R (鴨)陪客戶，白天是D (豬)任人宰割！
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※ 發信站: 批踢踢實業坊(ptt.cc), 來自: 223.138.120.234
※ 文章網址: https://www.ptt.cc/bbs/Tech_Job/M.1546787915.A.E0A.html
※ 編輯: jfsu (223.138.120.234), 01/06/2019 23:19:05
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