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verilog elseif 在 [問題] Verilog寫不寫else差異- 看板Electronics - 批踢踢實業坊的美食出口停車場

作者asd1436 (襲雲)

看板Electronics

標題[問題] Verilog寫不寫else差異

時間Thu Dec 13 22:10:20 2012

想請教一下有涉獵Verilog的朋友們，用always block來描述
Sequential circuit時，若只想在某種情形下存入新的input值並且輸出
你們會用哪一種寫法?

原則上寫法1，不加else:

always@(posedge clk)
case(out_sel)
4'd1:if(V==4'd2)begin det0<=din; end
4'd2:if(V==4'd3)begin det0<=din; end
4'd3:if(V==4'd4)begin det0<=din; end
4'd4:if(V==4'd5)begin det0<=din; end
4'd5:if(V==4'd6)begin det0<=din; end
4'd6:if(V==4'd7)begin det0<=din; end
4'd7:if(V==4'd8)begin det0<=din; end
endcase

寫法2，加了else，但為了保留記憶，將output拉回指向自己:

always@(posedge clk)

case(out_sel)
4'd1:if(V==4'd2)begin det0<=din; end else det0<=det0;
4'd2:if(V==4'd3)begin det0<=din; end else det0<=det0;
4'd3:if(V==4'd4)begin det0<=din; end else det0<=det0;
4'd4:if(V==4'd5)begin det0<=din; end else det0<=det0;
4'd5:if(V==4'd6)begin det0<=din; end else det0<=det0;
4'd6:if(V==4'd7)begin det0<=din; end else det0<=det0;
4'd7:if(V==4'd8)begin det0<=din; end else det0<=det0;
endcase

合成結果:

用design compiler合出來的D-FF不太一樣，

寫法1是合出帶有CK,E,Q,QN的另一種DFF，比較不像是平常呼叫D-FF module
的那種標準元件

寫法2是合出帶有CK,D,Q及一個多工器的標準記憶D-FF

奇怪的是寫法2，也就是有加else的電路gate count卻比沒加的多了一些，

我知道有些人說不管怎樣都一定要寫，比較保險，也比較嚴謹，但是這樣gate count

就增加了,划得來嗎? 模擬起來結果也都是一樣的

但奇怪的是，平常寫單獨寫D-FF module時，為了能夠有記憶的特性

也不會在enable後面再加else阿?

而一般推崇也都是這樣的寫法:

module dff8(Q, D, enable, reset, clk); //8bit D-filp-flop
output [7:0] Q;
input [7:0] D;
input clk, reset,enable;
reg [7:0] Q;

always @(posedge clk or negedge reset)
begin
if (reset==0) Q<=0;
else if (enable)Q<=D;
end
endmodule

...讓我有點搞糊塗了

--

※ 發信站: 批踢踢實業坊(ptt.cc)
◆ From: 120.101.8.201
※ 編輯: asd1436 來自: 120.101.8.201 (12/13 22:11)

→ lovepy:那操作頻率和功率方面的差別呢?? 12/13 23:00

→ lovepy:最下面那個我都會寫else耶一般推崇指的是?? 12/13 23:01

→ youre:有寫if就要有else 合出來的電路會比較好 12/13 23:29

→ deathcustom:if->else, case->default 12/14 00:24

推 killer9619:因為沒有初值的reg訊號，有些compiler會認為要維持原值 12/14 00:37

→ killer9619:會自動合出latch，而latch是combinational loop，在簡 12/14 00:38

→ killer9619:單的電路裡面是不希望看到的東西。 12/14 00:38

推 chrispherd:雖然說Sequential電路一你這樣寫不會有Latch的問題 12/14 01:13

→ chrispherd:一般來說你那兩種寫法Compile過都是一樣的東西 12/14 01:14

→ chrispherd:合成結果會不同我看dc可能是有針對你第一種寫法做優化 12/14 01:15

推 chrispherd:差別在Compile的結果有可能不同(EnableDFF or MuxDFF) 12/14 01:18

→ asd1436:一般推崇指的是我在網路上看到有關verilog的部落格,以及 12/14 11:11

→ asd1436:教授跟學長姊留下來的code都是這樣寫 12/14 11:11

→ asd1436:抱歉我針對我程式碼會呼叫到的D-FF去增加else的修改發現 12/14 11:43

→ sneak: 教授跟學長姊留下來的c https://noxiv.com 08/13 19:34

→ sneak: 一般來說你那兩種寫法C https://daxiv.com 09/17 23:27

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Sequence Detector in Verilog ... else if (r_reg==S0 && str_in==1) n_reg=S1;. else if (r_reg==S1 && str_in==0) n_reg=S0;.

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一个`ifdef或者`ifndef可以匹配任意数量的`elsif命令。`ifdef或`ifndef总是用相应的`endif来结束。 Verilog文件中，条件编译标志可以用`define语句 ...

#99. Solved Answer the questions according to the verilog code

... to the verilog code below. module mux4_1 (X, S,y); input [3:0) X; input (1:0) output y; reg y; S; always @ (X or S) if (S == 0) y = X[0]; else if (S ...

#100. Verilog - Cornell ECE

Verilog Summary Cornell ece5760. Verilog Design. Verilog is one of several languages used to design hardware. It uses a C-like syntax to define wires, ...